方案是從目的,、要求,、方式、方法,、進度等都部署具體,、周密，并有很強可操作性的計劃,。寫方案的時候需要注意什么呢,？有哪些格式需要注意呢？下面是小編精心整理的方案策劃范文,，歡迎閱讀與收藏,。
eda實驗中遇到的問題及解決方案 eda的問題篇一
答：利用eda技術(shù)進行電子系統(tǒng)設(shè)計的最后目標(biāo)是完成專用集成電路asic的設(shè)計和實現(xiàn);fpga和cpld是實現(xiàn)這一途徑的主流器件。fpga和cpld通常也被稱為可編程專用ic,，或可編程asic,。fpga和cpld的應(yīng)用是eda技術(shù)有機融合軟硬件電子設(shè)計技術(shù)、soc(片上系統(tǒng))和asic設(shè)計,，以及對自動設(shè)計與自動實現(xiàn)最典型的詮釋,。
答：編譯器將軟件程序翻譯成基于某種特定cpu的機器代碼，這種代碼僅限于這種cpu而不能移植,，并且機器代碼不代表硬件結(jié)構(gòu)，更不能改變cpu的硬件結(jié)構(gòu),，只能被動地為其特定的硬件電路結(jié)構(gòu)所利用,。綜合器將vhdl程序轉(zhuǎn)化的目標(biāo)是底層的電路結(jié)構(gòu)網(wǎng)表文件，這種滿足vhdl設(shè)計程序功能描述的電路結(jié)構(gòu),，不依賴于任何特定硬件環(huán)境;具有相對獨立性,。綜合器在將vhdl(硬件描述語言)表達的電路功能轉(zhuǎn)化成具體的電路結(jié)構(gòu)網(wǎng)表過程中,，具有明顯的能動性和創(chuàng)造性，它不是機械的一一對應(yīng)式的“翻譯”,，而是根據(jù)設(shè)計庫,、工藝庫以及預(yù)先設(shè)置的各類約束條件，選擇最優(yōu)的方式完成電路結(jié)構(gòu)的設(shè)計,。
什么是綜合?答：在電子設(shè)計領(lǐng)域中綜合的概念可以表示為：將用行為和功能層次表達的'電子系統(tǒng)轉(zhuǎn)換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程,。
有哪些類型? 答：(1)從自然語言轉(zhuǎn)換到vhdl語言算法表示，即自然語言綜合,。(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(registertransport level,，rtl)，即從行為域到結(jié)構(gòu)域的綜合,，即行為綜合,。(3)從rtl級表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合,。(4)從邏輯門表示轉(zhuǎn)換到版圖表示(asic設(shè)計),，或轉(zhuǎn)換到fpga的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合,。
綜合在電子設(shè)計自動化中的地位是什么? 答：是核心地位(見圖1-3),。綜合器具有更復(fù)雜的工作環(huán)境，綜合器在接受vhdl程序并準(zhǔn)備對其綜合前,，必須獲得與最終實現(xiàn)設(shè)計電路硬件特征相關(guān)的工藝庫信息,，以及獲得優(yōu)化綜合的諸多約束條件信息;根據(jù)工藝庫和約束條件信息，將vhdl程序轉(zhuǎn)化成電路實現(xiàn)的相關(guān)信息,。
答：在eda技術(shù)應(yīng)用中,，自頂向下的設(shè)計方法，就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過程,。
答：ip核具有規(guī)范的接口協(xié)議,，良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證,。
答：1.設(shè)計輸入(原理圖/hdl文本編輯);2.綜合;3.適配;4.時序仿真與功能仿真;5.編程下載;6.硬件測試,。
ip是什么?答：ip是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊，用于asic或fpga/cpld中的預(yù)先設(shè)計好的電路功能模塊,。
ip與eda技術(shù)的關(guān)系是什么? 答：ip在eda技術(shù)開發(fā)中具有十分重要的地位;與eda技術(shù)的關(guān)系分有軟ip,、固ip、硬ip：軟ip是用vhdl等硬件描述語言描述的功能塊,，并不涉及用什么具體電路元件實現(xiàn)這些功能;軟ip通常是以硬件描述語言hdl源文件的形式出現(xiàn),。固ip是完成了綜合的功能塊，具有較大的設(shè)計深度，以網(wǎng)表文件的形式提交客戶使用,。硬ip提供設(shè)計的最終階段產(chǎn)品：掩模,。
答：asic設(shè)計方法,按版圖結(jié)構(gòu)及制造方法分有半定制(semi-custom)和全定制(full-custom)兩種實現(xiàn)方法。
全定制方法是一種基于晶體管級的，手工設(shè)計版圖的制造方法。
半定制法是一種約束性設(shè)計方式,，約束的目的是簡化設(shè)計,，縮短設(shè)計周期，降低設(shè)計成本，提高設(shè)計正確率。半定制法按邏輯實現(xiàn)的方式不同，可再分為門陣列法,、標(biāo)準(zhǔn)單元法和可編程邏輯器件法。
答：fpga/cpld在asic設(shè)計中,，屬于可編程asic的邏輯器件;使設(shè)計效率大為提高,，上市的時間大為縮短。
答：基于fpga/cpld的eda設(shè)計流程中所涉及的eda工具有：設(shè)計輸入編輯器(作用：接受不同的設(shè)計輸入表達方式,，如原理圖輸入方式,、狀態(tài)圖輸入方式、波形輸入方式以及hdl的文本輸入方式,。);hdl綜合器(作用：hdl綜合器根據(jù)工藝庫和約束條件信息,，將設(shè)計輸入編輯器提供的信息轉(zhuǎn)化為目標(biāo)器件硬件結(jié)構(gòu)細(xì)節(jié)的信息，并在數(shù)字電路設(shè)計技術(shù),、化簡優(yōu)化算法以及計算機軟件等復(fù)雜結(jié)體進行優(yōu)化處理);仿真器(作用：行為模型的表達,、電子系統(tǒng)的建模、邏輯電路的驗證及門級系統(tǒng)的測試);適配器(作用：完成目標(biāo)系統(tǒng)在器件上的布局和布線);下載器(作用：把設(shè)計結(jié)果信息下載到對應(yīng)的實際器件,，實現(xiàn)硬件設(shè)計),。
olmc有何功能?答：olmc單元設(shè)有多種組態(tài)，可配置成專用組合輸出,、專用輸入,、組合輸出雙向口、寄存器輸出,、寄存器輸出雙向口等,。
說明gal是怎樣實現(xiàn)可編程組合電路與時序電路的? 答：gal(通用陣列邏輯器件)是通過對其中的olmc(輸出邏輯宏單元)的編程和三種模式配置(寄存器模式、復(fù)合模式,、簡單模式),，實現(xiàn)組合電路與時序電路設(shè)計的,。
答：gal,、cpld之類都是基于乘積項的可編程結(jié)構(gòu);即包含有可編程與陣列和固定的或陣列的pal(可編程陣列邏輯)器件構(gòu)成,。
答：fpga(現(xiàn)場可編程門陣列)是基于查找表的可編程邏輯結(jié)構(gòu),。
答：fpga(cyclone/cyclone ii)系列器件主要由邏輯陣列塊lab,、嵌入式存儲器塊(eab)、i/o單元,、嵌入式硬件乘法器和pll等模塊構(gòu)成;其中l(wèi)ab(邏輯陣列塊)由一系列相鄰的le(邏輯單元)構(gòu)成的;fpga可編程資源主要來自邏輯陣列塊lab,。
答：使用bst(邊界掃描測試)規(guī)范測試，不必使用物理探針,，可在器件正常工作時在系統(tǒng)捕獲測量的功能數(shù)據(jù),。克服傳統(tǒng)的外探針測試法和“針床”夾具測試法來無法對ic內(nèi)部節(jié)點無法測試的難題,。
答：編程：基于電可擦除存儲單元的eeprom或flash技術(shù),。cpld一股使用此技術(shù)進行編程。cpld被編程后改變了電可擦除存儲單元中的信息,，掉電后可保存,。電可擦除編程工藝的優(yōu)點是編程后信息不會因掉電而丟失，但編程次數(shù)有限,，編程的速度不快,。
配置：基于sram查找表的編程單元。編程信息是保存在sram中的,，sram在掉電后編程信息立即丟失,，在下次上電后，還需要重新載入編程信息,。大部分fpga采用該種編程工藝,。該類器件的編程一般稱為配置。對于sram型fpga來說,，配置次數(shù)無限,，且速度快;在加電時可隨時更改邏輯;下載信息的保密性也不如電可擦除的編程。
答：apex(advanced logic element matrix)系列屬于fpga類型pld器件;編程信息存于sram中,。max ii系列屬于cpld類型的pld器件;編程信息存于eeprom中,。
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